Opération au titre de l’année : 2015
Titre : Plate-forme de calcul Intercell
Site(s) : Supélec Metz
Porteur(s) : Stéphane Vialle (PR Supélec)
Financement : 110 k€
Caractéristiques techniques
La nouvelle tranche d’InterCell est composée de 32 nœuds
biprocesseurs, autour d’un réseau Ethernet 10 Gigabit/s. L’originalité
des nœuds est qu’ils sont constitués de processeurs contenant chacun
seulement 4 cœurs physiques, mais cadencés nominalement à 3.5GHz.
La plupart des nœuds de calcul d’aujourd’hui ont beaucoup plus de
cœurs mais à des fréquences plus basses. Nous avons choisi des
processeurs à 4 cœurs et 3.5GHz pour accueillir efficacement des codes de
calculs qui ne sont pas des codes standards de calcul intensif.
C’est-\`a-dire qui ne sont pas « bloqués en cache » et
sollicitent ainsi fortement le bus mémoire (nombreux défauts de
cache), et ne se décomposent pas en un grand nombre de tâches
concurrentes. En effet, utiliser efficacement un grand nombre de cœurs
par nœud n’est pas à la portée de tous les codes de calculs.
D’autre part, les nœuds de la tranche Sarah sont équipés de disques
locaux importants afin de supporter des expérimentations d’analyse
de données (expériences de Big Data).
Activité de recherche en co-simulation distribuée en partenariat avec EDF R\& D et le CEA List
Dans le cadre de l’institut RISEGrid, nous concevons un environnement de co-simulation distribuée de Smart Grids (les réseaux électriques intelligents de demain), en collaboration avec EDF R\& D (EDF Lab Saclay), et plus récemment avec le CEA List dans le cadre du projet élargi LiveGrid. Une des questions que pose la co-simulation des Smart Grids et de savoir si les architectures les plus adaptées sont des clusters de nœuds avec de nombreux cœurs à faible fréquence, ou avec peu de cœurs à haute fréquence. Les noyaux de calculs des co-simulations sont en effet loin d’être des noyaux optimisés en cache. L’utilisation simultanée de beaucoup de cœurs dans le même processeur s’avère ainsi peu efficace, mais l’utilisation de plus de nœuds (avec moins de cœurs chacun) à travers un réseau d’interconnexion n’est pas non plus efficace !
Une de nos études actuelles est donc d’identifier le type d’architecture de calcul la plus adaptée aux futures co-simulations larges échelles des Smart Grids nationaux ou continentaux de demain. La tranche Sarah d’InterCell, en complément de nos clusters plus anciens, nous permet d’expérimenter concrètement différents plates-formes de co-simulations, et de comparer les performances obtenues. L’étude se poursuit pour identifier la bonne architecture de co-simulation.
Activité de recherche en optimisation en partenariat avec Centrale Pékin
Depuis mars 2016, nous menons sur la nouvelle tranche InterCell des travaux d’optimisation combinatoire avec notre collègue Gilles Fleury, directeur de Centrale Pékin. Ces investigations purement mathématiques pour l’instant visent à décrire la liste contiguë la plus longue possible de nombres entiers, que l’on peut générer à partir du nombre le plus faible possible d’entiers et d’opérations dans N. Le plus petit nombre entier non accessible est communément appelé « le plus petit récalcitrant ». Le calcul parallèle permet de lancer une recherche exhaustive des différents n-uplets (n valant typiquement 5 à 7) qui permettent de maximiser ce plus petit récalcitrant. Le parcours optimisé de l’espace à n dimensions, adjoint au lancement fortement parallèle des calculs, permet de sortir partiellement de l’ornière de l’explosion combinatoire inhérente à cette recherche.
Ici encore, les calculs menés ne se prêtent pas à des développements optimisés en cache, et ont du mal à profiter d’un grand nombre de cœurs par nœud. Les nœuds de la tranche Sarah sont en revanche bien adaptés à ces expérimentations.
De plus, au-delà des aspects mathématiques de ces investigations, nous avons pu vérifier qu’aucune entrave technique n’est venue limiter l’utilisation de nos clusters depuis Pékin, et que dans l’avenir une
utilisation par des étudiants et enseignants de Centrale Pékin est tout à fait envisageable. De plus, le décalage horaire France-Chine tend à faciliter la coexistence d’utilisations de nos clusters pour des activités d’enseignement en Chine et en France sur les mêmes périodes.
CV du porteur de l’opération
Stéphane VIALLE est ingénieur diplômé de SUPELEC depuis 1990 et docteur en informatique de l’Université Paris-XI-Orsay depuis 1996. Il est habilité à diriger les recherches de l’Université de Lorraine et professeur d’informatique à SUPELEC. Ses activités de recherche portent principalement sur le calcul parallèle et distribué. Plus précisément on peut citer la conception d’algorithmes de calcul sur architectures hétérogènes (CPUs et GPUs), et sur architectures à large échelle (Grid et supercalculateurs); la conception d’environnements et outils de développement parallèles et tolérants aux pannes et enfin la modélisation et optimisation des performances énergétiques d’algorithmes parallèles et distribués. Stéphane VIALLE est auteur de 6 articles de revues internationales, de 4 chapitres d’ouvrages, de 14 chapitres d’ouvrages d’actes de conférences internationales et 41 articles de conférence internationales. Il est aussi porteur ou participant de plusieurs contrats industriels.
Galerie
